\nEl grupo tiene un historial incre\u00edble de innovaciones que ya han salido al mercado, como FinFET, que revolucion\u00f3 el dise\u00f1o de transistores para toda la industria, el silicio colado, la compuerta met\u00e1lica Hi-K y muchas otras. Intel ya tiene varias otras tecnolog\u00edas en su hoja de ruta, incluidos los transistores RibbonFET Gate All Around (GAA), PowerVia back-side power delivery, EMIB y Foveros Direct, que provienen de este grupo de investigaci\u00f3n. <\/p>\n
El grupo present\u00f3 nueve trabajos de investigaci\u00f3n en la 68.\u00aa Reuni\u00f3n anual internacional de dispositivos electr\u00f3nicos de IEEE de este a\u00f1o y, a continuaci\u00f3n, cubriremos algunos de ellos con un poco m\u00e1s de detalle. Sin embargo, Intel a\u00fan no ha presentado los documentos en la conferencia, por lo que esta es una amplia cobertura de los temas.<\/p>\n\n\n
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(Cr\u00e9dito de la imagen: Intel)<\/span><\/figcaption><\/figure>\nEl ritmo de aumento de la densidad del transistor contin\u00faa m\u00e1s o menos en l\u00ednea con la Ley de Moore, pero la econom\u00eda de los chips actuales no est\u00e1 mejorando al mismo ritmo: el precio por transistor aumenta a medida que avanzamos hacia nodos m\u00e1s densos. Adem\u00e1s, el escalado deficiente de algunos elementos del chip, como los anal\u00f3gicos y los cach\u00e9s, complica a\u00fan m\u00e1s las cosas. Como tal, la industria se est\u00e1 moviendo en masa hacia dise\u00f1os basados \u200b\u200ben chiplets para chips de alto rendimiento. <\/p>\n
El objetivo primordial de cualquier dise\u00f1o basado en chiplet es preservar los mejores atributos de consumo de energ\u00eda y rendimiento (latencia, ancho de banda) de las rutas de datos dentro de un procesador monol\u00edtico de matriz \u00fanica mientras se aprovechan los beneficios econ\u00f3micos del uso de un enfoque basado en chiplet. , como un mayor rendimiento de troqueles m\u00e1s peque\u00f1os fabricados en un proceso de vanguardia y la capacidad de usar nodos m\u00e1s antiguos y m\u00e1s baratos para algunas de las otras funciones que ven mejoras de menor densidad.<\/p>\n
Como tal, el campo de batalla por la supremac\u00eda de los semiconductores est\u00e1 cambiando de la velocidad de los transistores al rendimiento de las interconexiones, con nuevas tecnolog\u00edas como intercaladores de silicio (EMIB) y t\u00e9cnicas de uni\u00f3n h\u00edbrida que pasan a primer plano para mejorar la econom\u00eda.<\/p>\n
Sin embargo, estos enfoques a\u00fan dan como resultado compensaciones inevitables de rendimiento, potencia y costo, que la nueva tecnolog\u00eda de empaque 3D ‘Quasi-Monolithic Chips’ (QMC) de Intel busca resolver. Como su nombre lo indica, el QMC de Intel tiene como objetivo ofrecer casi las mismas caracter\u00edsticas que las interconexiones que est\u00e1n integradas en una sola matriz. <\/p>\n
QMC es una nueva t\u00e9cnica de uni\u00f3n h\u00edbrida que presenta pasos de menos de 3 micras y da como resultado un aumento de 10 veces en la eficiencia energ\u00e9tica y la densidad de rendimiento con respecto a la investigaci\u00f3n que present\u00f3 Intel en el IEDM del a\u00f1o pasado. Ese documento anterior cubr\u00eda un enfoque con pasos de 10 micrones, que ya era una mejora de 10X. Como tal, Intel ha encontrado un camino hacia una mejora de 100X en solo unos pocos a\u00f1os, lo que demuestra que el trabajo de la empresa en la vinculaci\u00f3n h\u00edbrida se est\u00e1 acelerando r\u00e1pidamente. QMC tambi\u00e9n permite apilar varios chiplets verticalmente uno encima del otro, como se ve en el gr\u00e1fico anterior. <\/p>\n
Este documento describe densidades de interconexi\u00f3n incre\u00edbles de cientos de miles de conexiones por mil\u00edmetro cuadrado y consumo de energ\u00eda (medido en picojulios por bit – Pj\/b) que rivaliza con lo que vemos en los procesadores monol\u00edticos. Adem\u00e1s, el nuevo documento describe varios materiales y procesos nuevos que se utilizar\u00edan para fabricar dichos dispositivos, allanando el camino para los dispositivos del mundo real. <\/p>\n
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(Cr\u00e9dito de la imagen: Intel)<\/span><\/figcaption><\/figure>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n\n
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(Cr\u00e9dito de la imagen: Intel)<\/span><\/figcaption><\/figure>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\nLa hoja de ruta del proceso de Intel ya se sumerge por debajo de la escala nanom\u00e9trica a la escala de Angstrom, y aunque las convenciones de nomenclatura de nodos han perdido hace mucho tiempo su relaci\u00f3n con las medidas f\u00edsicas reales de los transistores, est\u00e1 claro que se necesitar\u00e1 un nuevo enfoque radical para seguir escalando. La mayor parte de la industria est\u00e1 apostando por un cambio a canales at\u00f3micos 2D en el futuro, pero como con todas las nuevas tecnolog\u00edas, habr\u00e1 muchos pasos para un cambio tan radical. <\/p>\n
Los materiales de los chips de hoy en d\u00eda, como el silicio, se componen de cristales tridimensionales, lo que significa que los \u00e1tomos est\u00e1n unidos en las tres dimensiones, lo que presenta un l\u00edmite fundamental para la contracci\u00f3n. Por el contrario, los materiales 2D son atractivos porque todos los \u00e1tomos est\u00e1n unidos en un plano, lo que permite construir caracter\u00edsticas con tan solo tres \u00e1tomos de espesor. <\/p>\n
Ingrese a la investigaci\u00f3n de Intel sobre materiales 2D que podr\u00eda usar para transistores GAA 3D. Como repaso, los dise\u00f1os actuales de GAA consisten en nanol\u00e1minas de silicio horizontales apiladas, con cada nanol\u00e1mina rodeada completamente por una puerta. Esta t\u00e9cnica de ‘gate-all-around’ (GAA) reduce las fugas de tensi\u00f3n que impiden apagar los transistores. Esto se est\u00e1 convirtiendo en un problema cada vez mayor a medida que los transistores se encogen, incluso cuando la puerta rodea el canal por tres lados, como vemos con los transistores FinFET.<\/p>\n
Intel marca su dise\u00f1o GAA como RibbonFET, que actualmente est\u00e1 planificado para llegar en la primera mitad de 2024. Sin embargo, ir m\u00e1s all\u00e1 de RibbonFET requerir\u00e1 m\u00e1s innovaciones, y esta investigaci\u00f3n 2D cumple con los requisitos de un camino potencial. <\/p>\n
El art\u00edculo de Intel describe una estructura de nanol\u00e1minas apiladas Gate All Around (GAA) con materiales de canal (nanol\u00e1minas\/nanorcintas) que miden apenas tres \u00e1tomos de espesor y pueden operar a temperatura ambiente con baja corriente de fuga.<\/p>\n
La delgadez de los materiales de canal 2D hace que establecer una conexi\u00f3n el\u00e9ctrica a una nanocinta sea una tarea abrumadora, por lo que Intel tambi\u00e9n model\u00f3 topolog\u00edas de contacto el\u00e9ctrico para materiales 2D. Este es un paso clave para comprender las propiedades de los materiales 2D y c\u00f3mo funcionan, lo que permite a la empresa modelar con precisi\u00f3n futuros avances. <\/p>\n
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(Cr\u00e9dito de la imagen: Intel)<\/span><\/figcaption><\/figure>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\nLa memoria en todas sus formas es una parte integral de la inform\u00e1tica, pero tambi\u00e9n consume una gran parte del presupuesto de energ\u00eda tanto a nivel de chip como de sistema, adem\u00e1s de ser un factor limitante para el rendimiento. <\/p>\n
Intel tambi\u00e9n realiz\u00f3 la primera demostraci\u00f3n funcional del mundo de memoria ferroel\u00e9ctrica apilada en 3D. El aspecto m\u00e1s impresionante de esta tecnolog\u00eda es que los capacitores de trinchera ferroel\u00e9ctricos se pueden apilar verticalmente en el troquel l\u00f3gico encima de los transistores. Eso permite colocar la memoria en capas sobre los elementos l\u00f3gicos en lugar de estar en su propia regi\u00f3n distinta, como vemos con otros tipos de memoria integrada, como SRAM utilizada para cach\u00e9s L1 y L2. <\/p>\n
La memoria ferroel\u00e9ctrica tambi\u00e9n permite una capacidad similar a la que vemos con NAND flash: la capacidad de almacenar m\u00faltiples bits de datos en una estructura que normalmente solo almacenar\u00eda un bit. En este caso, Intel demostr\u00f3 la capacidad de almacenar cuatro bits por trinchera. <\/p>\n
Naturalmente, este enfoque aumentar\u00eda tanto el ancho de banda como la densidad de la memoria al tiempo que reducir\u00eda la latencia, lo que generar\u00eda cach\u00e9s en el chip mucho m\u00e1s grandes y r\u00e1pidos.<\/p>\n
En la misma l\u00ednea que el modelado de contactos el\u00e9ctricos para estructuras 2D, Intel tambi\u00e9n comparti\u00f3 sus esfuerzos de modelado para fases mixtas y defectos para dispositivos ferroel\u00e9ctricos hafnia, que, a su vez, impulsar\u00e1n los propios procesos de investigaci\u00f3n y desarrollo de la empresa. <\/p>\n
Intel tambi\u00e9n est\u00e1 investigando transistores que \u00abno se olvidan\u00bb, lo que significa que no pierden sus datos (estado de encendido\/apagado) cuando pierden energ\u00eda. Esto es similar a cualquier almacenamiento no vol\u00e1til, como NAND, que puede conservar su estado cuando se corta la energ\u00eda, pero viene en forma de transistor l\u00f3gico. Intel dice que ha superado dos de los tres obst\u00e1culos para usar esta tecnolog\u00eda a temperatura ambiente. Estamos especialmente ansiosos por esta presentaci\u00f3n. <\/p>\n
Los otros documentos de Intel en el evento describen otras \u00e1reas de investigaci\u00f3n, como las obleas de GaN en silicio que pueden permitir tecnolog\u00edas futuras m\u00e1s all\u00e1 de 5G y mejores formas de almacenar informaci\u00f3n cu\u00e1ntica para crear mejores qubits para la computaci\u00f3n cu\u00e1ntica. <\/p>\n
Han pasado 75 a\u00f1os desde que el transistor alter\u00f3 el curso de la historia, y la Dra. Ann Kelleher de Intel, VP y GM de Desarrollo de Tecnolog\u00eda, tambi\u00e9n dar\u00e1 un discurso especial en IEDM el lunes. La presentaci\u00f3n \u00ab\u00a1Celebrando los 75 a\u00f1os del transistor! Una mirada a la evoluci\u00f3n de la innovaci\u00f3n de la Ley de Moore\u00bb tendr\u00e1 lugar a las 9:45 a. m. (hora del Pac\u00edfico) del lunes 5 de diciembre. Continuaremos con la cobertura de esa presentaci\u00f3n pronto. <\/p>\n<\/div>\n
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