{"id":596705,"date":"2023-04-27T19:23:04","date_gmt":"2023-04-27T19:23:04","guid":{"rendered":"https:\/\/magazineoffice.com\/actualizacion-de-3nm-de-tmsc-n3p-y-n3x-van-por-buen-camino-con-ganancias-de-densidad-y-rendimiento\/"},"modified":"2023-04-27T19:23:08","modified_gmt":"2023-04-27T19:23:08","slug":"actualizacion-de-3nm-de-tmsc-n3p-y-n3x-van-por-buen-camino-con-ganancias-de-densidad-y-rendimiento","status":"publish","type":"post","link":"https:\/\/magazineoffice.com\/actualizacion-de-3nm-de-tmsc-n3p-y-n3x-van-por-buen-camino-con-ganancias-de-densidad-y-rendimiento\/","title":{"rendered":"Actualizaci\u00f3n de 3nm de TMSC: N3P y N3X van por buen camino con ganancias de densidad y rendimiento"},"content":{"rendered":"
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TSMC revel\u00f3 las principales actualizaciones de la hoja de ruta para su familia de tecnolog\u00edas de proceso N3 (clase de 3 nan\u00f3metros) en su Simposio de Tecnolog\u00eda de Am\u00e9rica del Norte 2023 esta semana. Como el nodo final de alto rendimiento de TSMC basado en transistores FinFET, N3 durar\u00e1 muchos a\u00f1os e incluir\u00e1 m\u00faltiples versiones, incluido N3P, un encogimiento \u00f3ptico de N3E que mejora el rendimiento y N3X centrado en el rendimiento para aplicaciones HPC que toleran altas fugas y potencia. .<\/p>\n
La producci\u00f3n en masa de TSMC en su tecnolog\u00eda de proceso N3 (tambi\u00e9n conocida como N3B) ya est\u00e1 en marcha, pero este nodo utiliza litograf\u00eda ultravioleta extrema en hasta 25 capas e incluso puede usar patrones dobles EUV, lo que lo convierte en un nodo particularmente costoso de usar. Como resultado, TSMC espera que la mayor\u00eda de sus clientes usen N3E, que puede usar EUV en hasta 19 capas, no usa EUV de doble patr\u00f3n, tiene una ventana de proceso m\u00e1s amplia y mejores rendimientos. N3E, que se utilizar\u00e1 para la fabricaci\u00f3n de gran volumen en el segundo semestre de 2023, tambi\u00e9n ser\u00e1 la base para la evoluci\u00f3n adicional de 3nm de TSMC. <\/p>\n
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El primer paso en esa evoluci\u00f3n ser\u00e1 N3P. Esta tecnolog\u00eda ser\u00e1 en gran medida una reducci\u00f3n \u00f3ptica de N3E que contar\u00e1 con algunas otras mejoras que permitir\u00e1n un aumento del rendimiento del 5 % con la misma fuga, una reducci\u00f3n de potencia del 5 % al 10 % con los mismos relojes y una densidad de transistores un 4 % m\u00e1s alta para un ‘ chip mixto que consta de 50 % de l\u00f3gica, 30 % de SRAM y 20 % de circuitos anal\u00f3gicos.<\/p>\n
Como una reducci\u00f3n \u00f3ptica de N3E, N3P conserva sus reglas de dise\u00f1o, lo que permite a los dise\u00f1adores de chips reutilizar la IP de N3E en el nuevo nodo. Esto es bastante importante ya que las empresas de dise\u00f1o de IP como Ansys, Cadence y Synopsys ya tienen una gran cantidad de IP dirigida a los chips N3E. Mientras tanto, el encogimiento \u00f3ptico implica mejoras en la densidad para todo tipo de transistores y circuitos, incluido SRAM, un tipo de circuito que ha tenido problemas para encogerse en los \u00faltimos a\u00f1os (algo particularmente malo para los dise\u00f1os modernos con uso intensivo de SRAM). N3P estar\u00e1 listo para la producci\u00f3n en masa en 2024.<\/p>\n
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Despu\u00e9s de N3P, TSMC planea expandir a\u00fan m\u00e1s su familia N3 y ramificarla en aplicaciones inform\u00e1ticas de alto rendimiento como CPU y GPU con N3X. Se prev\u00e9 que este proceso de fabricaci\u00f3n proporcione frecuencias al menos un 5 % m\u00e1s altas en comparaci\u00f3n con N3P y tambi\u00e9n permita voltajes considerablemente m\u00e1s altos, lo que aumentar\u00e1 a\u00fan m\u00e1s los relojes a costa de una mayor fuga general.<\/p>\n
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