{"id":596811,"date":"2023-04-27T20:28:31","date_gmt":"2023-04-27T20:28:31","guid":{"rendered":"https:\/\/magazineoffice.com\/se-rumorea-que-las-cpu-amd-zen-5-de-proxima-generacion-presentaran-un-diseno-de-cache-reelaborado-cache-l2-mas-grande-por-nucleo\/"},"modified":"2023-04-27T20:28:36","modified_gmt":"2023-04-27T20:28:36","slug":"se-rumorea-que-las-cpu-amd-zen-5-de-proxima-generacion-presentaran-un-diseno-de-cache-reelaborado-cache-l2-mas-grande-por-nucleo","status":"publish","type":"post","link":"https:\/\/magazineoffice.com\/se-rumorea-que-las-cpu-amd-zen-5-de-proxima-generacion-presentaran-un-diseno-de-cache-reelaborado-cache-l2-mas-grande-por-nucleo\/","title":{"rendered":"Se rumorea que las CPU AMD Zen 5 de pr\u00f3xima generaci\u00f3n presentar\u00e1n un dise\u00f1o de cach\u00e9 reelaborado, cach\u00e9 L2 m\u00e1s grande por n\u00facleo"},"content":{"rendered":"
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Se rumorea que la arquitectura central de AMD Zen 5 presenta un dise\u00f1o de cach\u00e9 completamente reelaborado que ayudar\u00e1 a aumentar el IPC para las CPU de pr\u00f3xima generaci\u00f3n.<\/p>\n
El rumor proviene de AdoredTV, quien comparti\u00f3 la informaci\u00f3n m\u00e1s reciente sobre la arquitectura Zen 5 de pr\u00f3xima generaci\u00f3n de AMD. Aunque AMD a\u00fan no ha terminado con su arquitectura Zen 4, la compa\u00f1\u00eda ya tiene las primeras muestras de Zen 5 en los laboratorios en los primeros prototipos.<\/p>\n
Se ha comenzado a trabajar en la arquitectura central AMD Zen 5, cuyo nombre en c\u00f3digo interno es \u00abNirvana\u00bb, desde 2020-2021. Se espera que los primeros productos Zen 5 lleguen en 2024 y, seg\u00fan informes recientes, se construir\u00e1n completamente desde cero. Dado que es un dise\u00f1o completamente nuevo, la arquitectura interna de la CPU seguramente ver\u00e1 algunos cambios importantes, y algunos cambios posibles son detallados por el medio tecnol\u00f3gico AdoredTV.<\/p>\n El primer cambio importante que se rumorea para la arquitectura central de la CPU Zen 5 de AMD es el uso de un nuevo cach\u00e9 compartido \u00abLadder\u00bb. Las arquitecturas Zen anteriores ten\u00edan el cach\u00e9 L3 dividido en dos bloques de 16 MB compartidos por los dos CCX dentro de cada CCD. Cada CCX solo pod\u00eda acceder a 16 MB de grupos de cach\u00e9 L3.<\/p>\n Con Zen 3, AMD cambi\u00f3 esto y redujo el CCX dual a un CCX singular que presentaba un grupo de cach\u00e9 L3 compartido de 32 MB que estaba conectado a los 8 n\u00facleos dentro de la matriz en una configuraci\u00f3n de anillo. AMD mantuvo el mismo dise\u00f1o en los chips Zen 4 pero con Zen 5, se rumorea que esto cambiar\u00e1 una vez m\u00e1s a un nuevo cach\u00e9 \u00abLadder\u00bb de 32 MB L3. Se dice que esta estructura reduce dr\u00e1sticamente la latencia entre n\u00facleos y los cuellos de botella de comunicaci\u00f3n en comparaci\u00f3n con el dise\u00f1o de interconexi\u00f3n de anillo Ahora, la figura que se muestra aqu\u00ed es solo para proporcionar una perspectiva visual de c\u00f3mo funcionar\u00eda la nueva estructura de cach\u00e9 L3 y no podemos decir con certeza si el cach\u00e9 L3 se mantendr\u00e1 en 32 MB o recibir\u00e1 un impulso.<\/p>\n Lo que se rumorea que recibe un impulso es el cach\u00e9 L2. AdoredTV dice que el cach\u00e9 L2 para cada n\u00facleo de CPU AMD Zen 5 ver\u00e1 un aumento. Afirman que sus fuentes han se\u00f1alado que AMD tiene 2 MB y 3 MB de cach\u00e9 L2 por chips de n\u00facleo en sus laboratorios, pero pueden o no ser partes de Zen 5. En el caso de que sean chips Zen 5, esto ser\u00e1 un aumento de 2x y 3x, respectivamente, sobre el cach\u00e9 de 1 MB por n\u00facleo presentado en los n\u00facleos Zen 4 existentes.<\/p>\n Este cach\u00e9 aumentado en los n\u00facleos de CPU AMD Zen 5 tambi\u00e9n puede beneficiar directamente al IPC con un cach\u00e9 L2 de 2 MB por n\u00facleo que ofrece hasta un 4 % de ganancias de IPC y un cach\u00e9 L2 de 3 MB por n\u00facleo que ofrece una ganancia de IPC del 7 %. Las ganancias se eval\u00faan en cargas de trabajo de varios subprocesos y las cargas de trabajo de un solo subproceso pueden generar beneficios de IPC del 1 % o marginales. La latencia no se ver\u00e1 afectada por la adici\u00f3n de m\u00e1s cach\u00e9 por n\u00facleo, como se mencion\u00f3, aunque todo esto es algo que debe probarse y confirmarse cuando se lancen los chips y todav\u00eda falta un a\u00f1o para eso.<\/p>\n AMD Zen 5 en 2024, con variantes de V-Cache y Compute con nueva microarquitectura<\/strong><\/p>\n AMD ha confirmado hasta ahora que la nueva arquitectura Zen 5 se lanzar\u00e1 en 2024. Las CPU Zen 5 vendr\u00e1n en tres sabores (Zen 5 \/ Zen 5 V-Cache \/ Zen 5C) y el chip en s\u00ed est\u00e1 dise\u00f1ado desde cero con un microarquitectura completamente nueva que se enfoca en brindar rendimiento y eficiencia mejorados, un front-end redise\u00f1ado y un problema amplio junto con inteligencia artificial integrada y optimizaci\u00f3n de aprendizaje autom\u00e1tico. Algunas de las caracter\u00edsticas clave de las CPU Zen 5 incluyen:<\/p>\n Si bien Jim Keller comparti\u00f3 estimaciones de rendimiento, frecuencia y potencia para la arquitectura central de la CPU Zen 5 de AMD, el dise\u00f1o en s\u00ed sigue siendo un misterio por ahora. La arquitectura alimentar\u00e1 a m\u00e1s de una familia de CPU, incluido Ryzen 8000 \u00abGranite Ridge\u00bb para computadoras de escritorio, Ryzen 8000 \u00abStrix Point\u00bb y \u00abFire Range\u00bb para dispositivos m\u00f3viles y EPYC \u00abTurin\u00bb para servidores el pr\u00f3ximo a\u00f1o.<\/p>\n <\/p>\n\n
Hoja de ruta de CPU\/APU AMD Zen:<\/h2>\n
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\n \narquitectura zen<\/th>\n Zen 1<\/th>\n Zen+<\/th>\n Zen 2<\/th>\n Zen 3<\/th>\n Zen 3+<\/th>\n Zen 4<\/th>\n Zen5<\/th>\n Zen 6<\/th>\n<\/tr>\n<\/thead>\n \n Nombre en clave principal<\/td>\n zen<\/td>\n Zen+<\/td>\n Valhala<\/td>\n cerebro<\/td>\n Warhol<\/td>\n Persfone<\/td>\n Nirvana<\/td>\n Morfeo<\/td>\n<\/tr>\n \n Nombre en clave CCD<\/td>\n N \/ A<\/td>\n N \/ A<\/td>\n tierras altas de \u00e1lamo tembl\u00f3n<\/td>\n Brekenridge<\/td>\n por confirmar<\/td>\n Durango<\/td>\n Eldora<\/td>\n por confirmar<\/td>\n<\/tr>\n \n Nodo de proceso<\/strong><\/td>\n 14nm<\/td>\n 12nm<\/td>\n 7 nm<\/td>\n 7 nm<\/td>\n 6nm<\/td>\n 5nm\/4nm<\/td>\n 4nm\/3nm<\/td>\n 3nm\/2nm?<\/td>\n<\/tr>\n \n Servidor<\/strong><\/td>\n EPYC N\u00e1poles (1.\u00aa generaci\u00f3n)<\/td>\n N \/ A<\/td>\n EPYC Roma (2.\u00aa generaci\u00f3n)<\/td>\n EPYC Mil\u00e1n (3.\u00aa generaci\u00f3n)<\/td>\n N \/ A<\/td>\n EPYC G\u00e9nova (4.\u00aa generaci\u00f3n)
EPYC Siena (4.\u00aa generaci\u00f3n)
EPYC B\u00e9rgamo (4.\u00aa generaci\u00f3n)<\/td>\nEPYC Tur\u00edn (6.\u00aa generaci\u00f3n)<\/td>\n EPYC Venecia (7\u00aa generaci\u00f3n)<\/td>\n<\/tr>\n \n Escritorio de gama alta<\/strong><\/td>\n Ryzen Threadripper 1000 (refugio blanco)<\/td>\n Ryzen Threadripper 2000 (Coflax)<\/td>\n Ryzen Threadripper 3000 (pico del castillo)<\/td>\n Ryzen Threadripper 5000 (Chagal)<\/td>\n N \/ A<\/td>\n Ryzen Threadripper 7000 (pico tormentoso)<\/td>\n por confirmar<\/td>\n por confirmar<\/td>\n<\/tr>\n \n CPU de escritorio convencionales<\/strong><\/td>\n Ryzen 1000 (cumbre de la cumbre)<\/td>\n Ryzen 2000 (Pinnacle Ridge)<\/td>\n Ryzen 3000 (Matisse)<\/td>\n Ryzen 5000 (Vermeer)<\/td>\n Ryzen 6000 (Warhol \/ Cancelado)<\/td>\n Ryzen 7000 (Rafael)<\/td>\n Ryzen 8000 (Granito Ridge)<\/td>\n por confirmar<\/td>\n<\/tr>\n \n Escritorio convencional. APU port\u00e1til<\/strong><\/td>\n Ryzen 2000 (Raven Ridge)<\/td>\n Ryzen 3000 (Picasso)<\/td>\n Ryzen 4000 (Renoir)
Ryzen 5000 (Luciana)<\/td>\nRyzen 5000 (C\u00e9zanne)
Ryzen 6000 (Barcel\u00f3)<\/td>\nRyzen 6000 (Rembrandt)<\/td>\n Ryzen 7000 (Phoenix)<\/td>\n Ryzen 8000 (punto Strix)<\/td>\n por confirmar<\/td>\n<\/tr>\n \n M\u00f3vil de bajo consumo<\/strong><\/td>\n N \/ A<\/td>\n N \/ A<\/td>\n Ryzen 5000 (Van Gogh)
Ryzen 6000 (Cresta del Drag\u00f3n)<\/td>\npor confirmar<\/td>\n por confirmar<\/td>\n por confirmar<\/td>\n por confirmar<\/td>\n por confirmar<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n