{"id":653482,"date":"2023-05-29T16:59:27","date_gmt":"2023-05-29T16:59:27","guid":{"rendered":"https:\/\/magazineoffice.com\/intel-demostraciones-de-la-aceleracion-de-ia-de-meteor-lake-para-pc-detalles-de-la-unidad-de-vpu\/"},"modified":"2023-05-29T16:59:31","modified_gmt":"2023-05-29T16:59:31","slug":"intel-demostraciones-de-la-aceleracion-de-ia-de-meteor-lake-para-pc-detalles-de-la-unidad-de-vpu","status":"publish","type":"post","link":"https:\/\/magazineoffice.com\/intel-demostraciones-de-la-aceleracion-de-ia-de-meteor-lake-para-pc-detalles-de-la-unidad-de-vpu\/","title":{"rendered":"Intel Demostraciones de la aceleraci\u00f3n de IA de Meteor Lake para PC, detalles de la unidad de VPU"},"content":{"rendered":"
\n<\/p>\n
\n
\n
\n
\n
<\/picture><\/p>\n<\/div>\n<\/div>(Cr\u00e9dito de la imagen: Intel)<\/span><\/figcaption><\/figure>\n
Para Computex 2023, Intel anunci\u00f3 nuevos detalles sobre su nuevo silicio VPU centrado en IA que debutar\u00e1 en los nuevos chips Meteor Lake de la compa\u00f1\u00eda. La compa\u00f1\u00eda tambi\u00e9n describi\u00f3 sus esfuerzos para habilitar el ecosistema de IA para sus pr\u00f3ximos chips Meteor Lake. Intel planea lanzar los procesadores Meteor Lake, es el primero en usar un dise\u00f1o combinado basado en chiplet que aprovecha la tecnolog\u00eda Intel y TSMC en un solo paquete, para fin de a\u00f1o. Los chips aterrizar\u00e1n primero en las computadoras port\u00e1tiles, centr\u00e1ndose en la eficiencia energ\u00e9tica y el rendimiento en las cargas de trabajo locales de IA, pero tambi\u00e9n llegar\u00e1n diferentes versiones del dise\u00f1o a las PC de escritorio.<\/p>\n
Tanto Apple como AMD ya han avanzado con potentes motores de aceleraci\u00f3n de IA integrados directamente en su silicio, y Microsoft tambi\u00e9n ha estado ocupado instalando Windows con nuevas capacidades para aprovechar los motores de aceleraci\u00f3n de IA personalizados. Tras los anuncios de Intel, AMD y Microsoft la semana pasada sobre la llegada de la IA a las PC, Intel profundiz\u00f3 en c\u00f3mo abordar\u00e1 la clase emergente de cargas de trabajo de IA con sus propios bloques de aceleraci\u00f3n personalizados en sus chips de PC de consumo.<\/p>\n
\n
\n
Imagen 1 de 7<\/p>\n
\n
\n
\n
\n
\n
\n
\n
\n
\n
\n
<\/div>\n<\/div>\n<\/div>\n<\/div>(Cr\u00e9dito de la imagen: Intel)<\/span><\/figcaption><\/figure>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n
\n
\n
\n
\n
\n
\n
\n
\n
<\/div>\n<\/div>\n<\/div>\n<\/div>(Cr\u00e9dito de la imagen: Intel)<\/span><\/figcaption><\/figure>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n
\n
\n
\n
\n
\n
\n
\n
\n
<\/div>\n<\/div>\n<\/div>\n<\/div>(Cr\u00e9dito de la imagen: Intel)<\/span><\/figcaption><\/figure>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n
\n
\n
\n
\n
\n
\n
\n
\n
<\/div>\n<\/div>\n<\/div>\n<\/div>(Cr\u00e9dito de la imagen: Intel)<\/span><\/figcaption><\/figure>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n
\n
\n
\n
\n
\n
\n
\n
\n
<\/div>\n<\/div>\n<\/div>\n<\/div>(Cr\u00e9dito de la imagen: Intel)<\/span><\/figcaption><\/figure>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n
\n
\n
\n
\n
\n
\n
\n
\n
<\/div>\n<\/div>\n<\/div>\n<\/div>(Cr\u00e9dito de la imagen: Intel)<\/span><\/figcaption><\/figure>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n
\n
\n
\n
\n
\n
\n
\n
\n
<\/div>\n<\/div>\n<\/div>\n<\/div>(Cr\u00e9dito de la imagen: Intel)<\/span><\/figcaption><\/figure>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n<\/div>\n
Intel comparti\u00f3 algunos renders nuevos de los chips Meteor Lake, y ya cubrimos el dise\u00f1o general del hardware durante Hot Chips 2022. Estos chips ser\u00e1n los primeros en aprovechar el nodo de proceso Intel 4 y una gran cantidad de chipsets fabricados por TSMC en el N5 y Procesos N6 para otras funciones, como GPU y mosaicos SoC. Aqu\u00ed podemos ver que el chip se divide en cuatro unidades, con una CPU, GPU, SoC\/VPU y mosaico de E\/S apilados verticalmente sobre un intercalador utilizando la t\u00e9cnica de empaquetado 3D Foveros de Intel. Tambi\u00e9n hemos incluido otra plataforma de diapositivas al final del art\u00edculo con detalles arquitect\u00f3nicos m\u00e1s granulares de la conferencia Hot Chips.<\/p>\n
El enfoque aqu\u00ed es la unidad VPU, pero no deje que la primera imagen, que es la ilustraci\u00f3n simplificada de Intel que comparti\u00f3 para el anuncio de hoy, lo enga\u00f1e: el mosaico completo no est\u00e1 dedicado a la VPU. En cambio, es un mosaico SoC con varias otras funciones, como E\/S, VPU, n\u00facleos GNA, controladores de memoria y otras funciones. Este mosaico est\u00e1 fabricado en el proceso N6 de TSMC, pero tiene la arquitectura Intel SoC y los n\u00facleos de VPU. La unidad VPU no consume toda esta \u00e1rea de matriz, lo cual es bueno; eso significar\u00eda que Intel estaba empleando casi el 30 % de su \u00e1rea de matriz en lo que ser\u00e1 una unidad de uso poco frecuente, al menos al principio. Sin embargo, como veremos a continuaci\u00f3n, pasar\u00e1 alg\u00fan tiempo antes de que los desarrolladores habiliten el ecosistema de aplicaciones necesario para hacer un uso completo de los n\u00facleos de VPU.<\/p>\n
En el \u00e1lbum anterior, inclu\u00ed una imagen de la presentaci\u00f3n Hot Chips de Intel que brinda la representaci\u00f3n gr\u00e1fica oficial de la compa\u00f1\u00eda de las funciones en el troquel de E\/S. Tambi\u00e9n inclu\u00ed una diapositiva etiquetada como ‘fig. 8.’ Este diagrama de bloques proviene de una patente de Intel que, seg\u00fan se cree, describe el dise\u00f1o de Meteor Lake y, en general, coincide con lo que ya hemos aprendido sobre el chip.<\/p>\n
Intel seguir\u00e1 incluyendo el bloque de aceleraci\u00f3n de IA de bajo consumo Gaussian Neural Acceleration que ya existe en sus chips, marcado como ‘GNA 3.5’ en el mosaico SoC en el diagrama (m\u00e1s sobre esto a continuaci\u00f3n). Tambi\u00e9n puede ver el bloque ‘VPU 2.7’ que comprende el nuevo bloque VPU basado en Movidius.<\/p>\n
Al igual que el renderizado estilizado de Intel, la imagen de la patente tambi\u00e9n es solo una representaci\u00f3n gr\u00e1fica sin una correlaci\u00f3n real con el tama\u00f1o f\u00edsico real de los troqueles. Es f\u00e1cil ver que con tantas interfaces externas, como los controladores de memoria, PCIe, USB y SATA, sin mencionar los motores de visualizaci\u00f3n y medios y la administraci\u00f3n de energ\u00eda, los n\u00facleos de la VPU simplemente no pueden consumir gran parte del \u00e1rea del troquel en el mosaico SoC. Por ahora, se desconoce la cantidad de \u00e1rea de troquel que Intel ha dedicado a este motor.<\/p>\n
![\"Lago](\"https:\/\/www.tomshardware.com\/media\/img\/missing-image.svg\")
<\/div>\n<\/div>\n<\/div>\n<\/div>