Intel detall\u00f3 el lunes la implementaci\u00f3n de una red de entrega de energ\u00eda trasera (BS PDN) que formar\u00e1 parte de sus procesos de fabricaci\u00f3n Intel 18A y 20A (18\/20 angstroms, 1.8\/2.0nm-class). Adem\u00e1s, la compa\u00f1\u00eda tambi\u00e9n revel\u00f3 m\u00e1s informaci\u00f3n sobre los beneficios que esta tecnolog\u00eda brinda para su nodo interno Intel 4 + PowerVia dise\u00f1ado espec\u00edficamente para mejorar BS PDN.<\/p>\n
Entrega de energ\u00eda trasera<\/h2>\n
Las tecnolog\u00edas de fabricaci\u00f3n 18A y 20A de Intel presentar\u00e1n dos innovaciones clave: los transistores de efecto de campo (GAAFET) de puerta de enlace RibbonFET y la red de suministro de energ\u00eda trasera PowerVia. Las ventajas de los transistores GAA se han discutido anteriormente y est\u00e1n m\u00e1s all\u00e1 del alcance del anuncio de hoy. En su lugar, nos centraremos en la entrega de potencia trasera.<\/p>\n El riel de alimentaci\u00f3n de la parte trasera tiene como objetivo separar la alimentaci\u00f3n y el cableado de E\/S, desplazando las l\u00edneas de alimentaci\u00f3n a la parte posterior de la oblea. Este m\u00e9todo aborda problemas como el aumento de las resistencias en el back-end-of-line (BEOL), mejorando en \u00faltima instancia el rendimiento de los transistores y reduciendo su consumo de energ\u00eda. Tambi\u00e9n elimina cualquier posible interferencia entre los cables de datos y de alimentaci\u00f3n y aumenta la densidad del transistor l\u00f3gico.<\/p>\n Con el tiempo, BD PDN se convertir\u00e1 en una funci\u00f3n de chip est\u00e1ndar, pero por ahora Intel lo considera una gran innovaci\u00f3n similar al silicio tenso a 90 nm en 2003, la puerta de metal high-K basada en hafnio a 45 nm en 2007 y FinFET a 22 nm en 2012. .<\/p>\n Intel dice que cuando se implement\u00f3 en un chip de prueba en un nodo de proceso interno, su PDN posterior le permiti\u00f3 aumentar la velocidad del reloj en m\u00e1s del 6 %, redujo la ca\u00edda del voltaje IR en un 30 % y aument\u00f3 la utilizaci\u00f3n de la celda en grandes \u00e1reas de su matriz E-core. a m\u00e1s del 90%. A pesar de los beneficios, implementar y construir una entrega de energ\u00eda trasera es un desaf\u00edo por varias razones. <\/p>\n La construcci\u00f3n de una PDN trasera es muy diferente de la entrega de energ\u00eda frontal tradicional. La producci\u00f3n de incluso los chips m\u00e1s avanzados es bastante sencilla en estos d\u00edas. La fabricaci\u00f3n de cada oblea comienza desde la capa de transistor M0 m\u00e1s compleja con pasos de tan solo 30 nm (para el nodo Intel 4) utilizando las herramientas de fabricaci\u00f3n m\u00e1s sofisticadas, como los esc\u00e1neres EUV. Luego, los fabricantes de chips construyen capas de transistores menos complejas encima de la primera, aumentando gradualmente los tama\u00f1os a medida que necesitan conectar todas las capas y alimentar todos los transistores.<\/p>\n Los cables f\u00edsicos reales para E\/S y alimentaci\u00f3n parecen gigantes en comparaci\u00f3n con las capas de transistores, y se vuelve m\u00e1s dif\u00edcil y costoso enrutarlos correctamente con cada nueva generaci\u00f3n.<\/p>\n Procesar una oblea con chips con PowerVia BS PDN de Intel implica producir todas las capas l\u00f3gicas complejas, as\u00ed como cables de se\u00f1al, luego voltear la oblea y construir la red de suministro de energ\u00eda \u00absobre\u00bb la l\u00f3gica. Sobre el papel, tal ‘giro’ no parece gran cosa. Sin embargo, agrega una gran cantidad de pasos de proceso, incluida la eliminaci\u00f3n del \u00abexceso\u00bb de silicio de la oblea para construir el PDN sobre los transistores l\u00f3gicos, limpieza de CMP, metrolog\u00eda, litograf\u00eda y grabado, por nombrar algunos.<\/p>\n Es posible que un ciclo de proceso de este tipo no requiera las herramientas m\u00e1s avanzadas de la f\u00e1brica, pero aun as\u00ed cuesta dinero. De hecho, una diapositiva de Intel indica que la tecnolog\u00eda de proceso Intel 4 utiliza 15 capas met\u00e1licas y una capa de redistribuci\u00f3n (RDL), mientras que Intel 4 + PowerVia utiliza 14 capas laterales frontales, cuatro capas laterales traseras y una RDL, lo que aumenta el n\u00famero total de capas. a 18+RDL.<\/p>\n \u00abLos transistores se construyen primero, como antes, y luego se agregan las capas de interconexi\u00f3n\u00bb, dijo Ben Sell, vicepresidente de Desarrollo de Tecnolog\u00eda de Intel. \u00abAhora la parte divertida: voltea la oblea y pule todo para exponer la capa inferior a la que se conectan los cables\u00bb. [\u2026] para el poder ser\u00e1 conectado. Lo llamamos tecnolog\u00eda de silicio, pero la cantidad de silicio que queda en estas obleas es realmente peque\u00f1a\u00bb.<\/p>\n Hay varios factores a considerar con un PDN trasero. En primer lugar, cambia dr\u00e1sticamente el proceso de fabricaci\u00f3n, por lo que Intel tuvo que encontrar una manera de garantizar altos rendimientos a pesar de los cambios radicales. En segundo lugar, Intel ten\u00eda que asegurarse de que la PDN trasera fuera tan confiable como su PDN actual y funcionara seg\u00fan lo previsto. En tercer lugar, dado que los cables de E\/S y de alimentaci\u00f3n ahora est\u00e1n ubicados en ambos lados de los transistores, ser\u00e1 m\u00e1s dif\u00edcil enfriar los chips en el futuro. En cuarto lugar, se vuelve significativamente m\u00e1s dif\u00edcil depurar chips ya que ahora Intel tiene que eliminar las interconexiones de alimentaci\u00f3n traseras para acceder a las capas de transistores.<\/p>\n Tambi\u00e9n hay otra peculiaridad sobre el proceso PowerVia de Intel. Debido a que Intel elimina el exceso de silicio de la parte posterior de la oblea, cree que pierde rigidez, raz\u00f3n por la cual une una oblea portadora en el lado de la se\u00f1al de la oblea para mantener unida la construcci\u00f3n. Esa oblea portadora tambi\u00e9n se adelgaza eventualmente, pero su adici\u00f3n tambi\u00e9n es un paso de proceso complicado (y probablemente necesario).<\/p>\n Otra cosa sobre el PDN trasero PowerVia de Intel es que no utiliza rieles de alimentaci\u00f3n enterrados con BS PDN, sino que se basar\u00e1 en nanoescala a trav\u00e9s de v\u00edas de silicio (TSV) para entregar energ\u00eda directamente a la capa del transistor. Esta es obviamente la raz\u00f3n por la cual la compa\u00f1\u00eda llama a su tecnolog\u00eda PowerVia.<\/p>\n Ahora que Intel ya no es el l\u00edder indiscutible del mercado de chips con las mejores tecnolog\u00edas de proceso, la empresa no pod\u00eda arriesgarse a un punto potencial de falla en uno de sus nodos de pr\u00f3xima generaci\u00f3n. Por lo tanto, desvincul\u00f3 el desarrollo de los transistores RibbonFET GAA y PowerVia BS PDN para facilitar un poco el proceso de desarrollo al trabajar en RibbonFET con un PDN regular y luego depurar PowerVia con FinFET probados.<\/p>\n Para probar su red de suministro de energ\u00eda en la parte trasera PowerVia, Intel cre\u00f3 un proceso de fabricaci\u00f3n especial basado en su nodo Intel 4 que utiliza transistores FinFET probados, pero viene con un riel de alimentaci\u00f3n en la parte trasera en lugar de un riel de alimentaci\u00f3n tradicional. Este proceso se llama naturalmente Intel 4 + PowerVia y se utiliza para un chip de prueba cuyo nombre en c\u00f3digo es Blue Sky Creek.<\/p>\n El chip de prueba Blue Sky Creek de Intel utiliza dos troqueles, cada uno con cuatro n\u00facleos de bajo consumo basados \u200b\u200ben la microarquitectura Crestmont. Estos est\u00e1n dise\u00f1ados para funcionar a 3 GHz a 1,1 voltios. El veh\u00edculo de prueba se dise\u00f1\u00f3 solo con dos prop\u00f3sitos: explorar las ventajas de PowerVia BS PDN y eliminar el riesgo de las futuras tecnolog\u00edas de proceso 20A\/18A probando todo lo relacionado con la nueva red de suministro de energ\u00eda, incluidos los rendimientos, la confiabilidad de PDN y el chip, refrigeraci\u00f3n y depuraci\u00f3n.<\/p>\n Imagen 1 de 3<\/p>\n![\"Intel\"](\"https:\/\/cdn.mos.cms.futurecdn.net\/UXW5GdMm6j2AzghuLU4Cj7.png\")
<\/picture><\/p>\n<\/div>\n<\/div>Creaci\u00f3n de PowerVia Parte trasera PDN<\/h2>\n
![\"Intel\"](\"https:\/\/cdn.mos.cms.futurecdn.net\/5CZWrXn4Pae7XznX5PuiS8.png\")
<\/picture><\/p>\n<\/div>\n<\/div>![\"Intel\"](\"https:\/\/cdn.mos.cms.futurecdn.net\/dho7NZVbWRh7R3ZTcZR668.png\")
<\/picture><\/p>\n<\/div>\n<\/div>Prueba de la red de suministro de energ\u00eda trasera<\/h2>\n
![\"Intel\"](\"https:\/\/cdn.mos.cms.futurecdn.net\/rZkiHSjqNVqAdiB28EB8H8.png\")
<\/picture><\/p>\n<\/div>\n<\/div>
![\"Intel\"](\"https:\/\/www.tomshardware.com\/media\/img\/missing-image.svg\")
<\/div>\n<\/div>\n<\/div>\n<\/div>