Si hay un producto tecnol\u00f3gico cuyo escalado no funciona tan bien, es la DRAM. Hay varias razones para esto, la m\u00e1s importante es el dise\u00f1o real de las celdas DRAM y su relaci\u00f3n con la fabricaci\u00f3n. Pero seg\u00fan Lam Research, el resultado final de estas dificultades de escalamiento significa que los investigadores en el campo de la DRAM pueden no poder aumentar la densidad de la DRAM dentro de cinco a\u00f1os.<\/p>\n
Es en este contexto que Lam Research, una empresa especializada en dise\u00f1o de circuitos semiconductores, ha publicado una propuesta sobre c\u00f3mo pueden evolucionar los futuros productos DRAM. Y es muy posible que ese futuro sea el 3D, por lo que parece que los cubos de memoria no est\u00e1n tan lejos del \u00e1mbito de las posibilidades. Seg\u00fan la compa\u00f1\u00eda, nos llevar\u00e1 entre cinco y ocho a\u00f1os poder dise\u00f1ar un dispositivo DRAM 3D fabricable, dejando al mundo con una posible brecha de tres a\u00f1os entre el momento en que finaliza el escalado de DRAM 2D y el momento en que se recupera el escalado de DRAM 3D.<\/p>\n
Usando su propiedad SEMulador3D<\/em> software, Lam Research repiti\u00f3 posibles dise\u00f1os de DRAM 3D. Su atenci\u00f3n se centr\u00f3 en resolver los desaf\u00edos de escalado y apilamiento de capas, reducci\u00f3n de capacitores y transistores, conectividad entre celdas y mediante matrices (como TSV de TSMC). [Through Silicon Vias], que ya hemos visto en otros dise\u00f1os de semiconductores 3D). Finalmente, la empresa estableci\u00f3 los requisitos del proceso que permiten la fabricaci\u00f3n del dise\u00f1o propuesto.<\/p>\n Debido a la forma en que est\u00e1n dise\u00f1adas las celdas DRAM, no ser\u00e1 posible simplemente colocar componentes DRAM 2D de lado para luego apilarlos uno encima del otro. Esto sucede porque las celdas DRAM tienen una relaci\u00f3n de aspecto alta (son m\u00e1s altas que gruesas). Colocarlos de lado requerir\u00eda capacidades de grabado (y relleno) laterales que est\u00e1n m\u00e1s all\u00e1 de nuestra capacidad actual.<\/p>\n Pero cuando comprende la arquitectura en s\u00ed, puede cambiarla y adaptarla mientras intenta fluir alrededor de las restricciones de dise\u00f1o. Sin embargo, es m\u00e1s f\u00e1cil decirlo que hacerlo, y hay una raz\u00f3n por la que a\u00fan no tenemos 3D DRAM.<\/p>\n Los dise\u00f1os actuales de circuitos DRAM necesitan esencialmente tres componentes: una l\u00ednea de bits (una estructura conductora que inyecta corriente); un transistor que recibe la salida de corriente de la l\u00ednea de bits y sirve como puerta que controla si la corriente el\u00e9ctrica puede fluir hacia (y llenar) el circuito; y un condensador, donde la corriente que fluye a trav\u00e9s de la l\u00ednea de bits y el transistor se almacena finalmente en forma de bit (0 o 1).<\/p>\n Lam Research utiliz\u00f3 algunos \u00abtrucos\u00bb de dise\u00f1o de chips para llegar a una arquitectura funcional. Por un lado, movieron la l\u00ednea de bits al lado opuesto del transistor; Debido a que la l\u00ednea de bits ya no est\u00e1 rodeada por el capacitor, esto significa que se pueden conectar m\u00e1s transistores a la l\u00ednea de bits, lo que mejora la densidad del chip.<\/p>\n Para maximizar las ganancias en densidad de \u00e1rea, Lam Research tambi\u00e9n aplic\u00f3 algunas t\u00e9cnicas de fabricaci\u00f3n de transistores de \u00faltima generaci\u00f3n. Estos incluyen dise\u00f1os de hojas de horquilla Gate-All-Around (GAA), que Intel parece estar explorando para tecnolog\u00edas de compuerta de pr\u00f3xima generaci\u00f3n. La arquitectura DRAM redise\u00f1ada propuesta por la investigaci\u00f3n de Lam se puede luego apilar, con capas sobre capas del nuevo dise\u00f1o de celda DRAM una encima de otra en un proceso similar al de NAND.<\/p>\n Pero si bien el escalado de NAND actualmente ronda la marca de 232 capas, Lam Research estima que la primera generaci\u00f3n de un dise\u00f1o de DRAM 3D como el suyo solo aprovechar\u00eda hasta 28 capas apiladas. Con las mejoras de la arquitectura y las capas adicionales, Lam Research estima que se puede lograr una mejora de salto de dos nodos en la densidad de DRAM, siendo posibles mejoras adicionales agregando capas adicionales al rascacielos de DRAM. Como hemos visto en otras tecnolog\u00edas de fabricaci\u00f3n, el uso de una matriz v\u00eda (la tecnolog\u00eda que sustenta el TSV de TSMC) se utiliza para interconectar capas individuales.<\/p>\n Sin embargo, existe un problema inmediato con el dise\u00f1o propuesto por Lam Research: actualmente no existen herramientas de fabricaci\u00f3n que puedan fabricar de manera confiable las caracter\u00edsticas necesarias. La compa\u00f1\u00eda se apresura a se\u00f1alar que el dise\u00f1o de DRAM en s\u00ed est\u00e1 a la vanguardia de la actualidad; mejorar y redise\u00f1ar herramientas y procesos es un requisito com\u00fan. Y como dice la compa\u00f1\u00eda, todav\u00eda tenemos tiempo antes de llegar al muro de escalamiento de DRAM. Es de esperar que las herramientas y la experiencia necesarias lleguen dentro de ese plazo.<\/p>\n![\"Ilustraciones](\"https:\/\/cdn.mos.cms.futurecdn.net\/G5DtWvcLcHh4DuC2efmaj4.png\")
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