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<\/picture><\/p>\n<\/div>\n<\/div>(Cr\u00e9dito de la imagen: Intel)<\/span><\/figcaption><\/figure>\nIntel present\u00f3 su primer tejido fot\u00f3nico directo de malla a malla en la conferencia de chips Hot Chips 2023, destacando su progreso hacia un futuro de interconexiones \u00f3pticas de chip a chip que tambi\u00e9n son defendidas por empresas como Nvidia y Ayar Labs. Sin embargo, el chip de ocho n\u00facleos y 528 subprocesos que Intel utiliz\u00f3 para la demostraci\u00f3n se rob\u00f3 la atenci\u00f3n debido a su arquitectura \u00fanica que cuenta con 66 subprocesos por n\u00facleo para permitir hasta 1 TB\/s de rendimiento de datos. Sorprendentemente, el chip consume solo 75 W de energ\u00eda, y aproximadamente el 60 % de la energ\u00eda es utilizada por las interconexiones \u00f3pticas, pero el dise\u00f1o podr\u00eda eventualmente permitir que sistemas con dos millones de n\u00facleos se conecten directamente con una latencia inferior a 400 ns.<\/p>\n
El chip PUMA (Arquitectura de memoria unificada programable) de Intel es parte del programa DARPA HIVE que se enfoca en mejorar el rendimiento en trabajos de an\u00e1lisis de gr\u00e1ficos a escala de petabytes para desbloquear una mejora de 1000 veces en el rendimiento por vatio en cargas de trabajo muy dispersas.<\/p>\n\nSorprendentemente para una empresa centrada en x86 como Intel, el chip de prueba utiliza una arquitectura RISC personalizada para un rendimiento optimizado en cargas de trabajo de an\u00e1lisis de gr\u00e1ficos, lo que ofrece una mejora de 8 veces en el rendimiento de un solo subproceso. El chip tambi\u00e9n se crea utilizando el proceso de 7 nm de TSMC, no los nodos internos de Intel. <\/p>\n
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El n\u00facleo personalizado de Intel emplea un paralelismo extremo con una suma de 66 subprocesos de hardware para cada uno de los ocho n\u00facleos, grandes cach\u00e9s de datos e instrucciones L1 y 4 MB de memoria SRAM por n\u00facleo. El chip de ocho n\u00facleos cuenta con 32 puertos de E\/S \u00f3pticas que funcionan a 32 GB\/s\/dir cada uno, lo que totaliza 1 TB\/s de ancho de banda total. Los chips se instalan en un trineo de servidor OCP de ocho z\u00f3calos, que ofrece hasta 16 TB\/s de rendimiento \u00f3ptico total para el sistema, y \u200b\u200bcada chip se alimenta con 32 GB de DRAM DDR5-4000 personalizada. <\/p>\n
Intel fabric\u00f3 el chip en el proceso de 7 nm de TSMC con 27,6 mil millones de transistores que abarcan una matriz de 316 mm ^ 2. Los ocho n\u00facleos, que consumen 1.200 millones de transistores, se encuentran en el centro del chip, flanqueados por ocho controladores de memoria personalizados con una granularidad de acceso de 8 bytes. Los enrutadores de comunicaci\u00f3n pueblan el centro \u00abvac\u00edo\u00bb del chip.<\/p>\n
El chip tambi\u00e9n cuenta con cuatro chiplets de E\/S \u00f3pticas de ocho canales de alta velocidad, dos en la parte superior e inferior del chip, que conectan las se\u00f1ales el\u00e9ctricas internas con las interconexiones \u00f3pticas externas. Estas unidades est\u00e1n conectadas a trav\u00e9s del paquete EMIB de Intel y utilizan el protocolo AIB. El chip tambi\u00e9n tiene una conexi\u00f3n PCIe 4.0 x8 para comunicarse con el sistema host. <\/p>\n
Mover la incre\u00edble cantidad de datos generados por 528 subprocesos alrededor del chip requiere una interconexi\u00f3n optimizada, por lo que Intel dise\u00f1\u00f3 una malla 2D en el chip con 16 enrutadores para mezclar datos entre los n\u00facleos, los controladores de memoria y las interconexiones de fot\u00f3nica de silicio (ocho enrutadores est\u00e1n integrados en los n\u00facleos de la CPU, mientras que seis enrutadores est\u00e1n dedicados exclusivamente al movimiento de datos). <\/p>\n
Como puede ver en el \u00e1lbum anterior, los conectores fot\u00f3nicos est\u00e1n integrados en el paquete del chip y cuelgan de los lados del chip para conectarse externamente a otros chips. El chip est\u00e1 conectado a una red \u00f3ptica externa ‘HyperX’ que proporciona conexiones universales para los n\u00facleos de procesamiento individuales. Esta incre\u00edble red permite conectar directamente hasta dos millones de n\u00facleos con una latencia inferior a 400 ns. <\/p>\n
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La promesa de las interconexiones \u00f3pticas ha impulsado una cantidad cada vez mayor de investigaci\u00f3n a medida que la industria mira hacia futuros m\u00e9todos de transporte de datos que ofrezcan caracter\u00edsticas superiores de ancho de banda, latencia y consumo de energ\u00eda en comparaci\u00f3n con las t\u00e9cnicas tradicionales de comunicaci\u00f3n de chip a chip. Si bien los principales despliegues de interconexiones de chips \u00f3pticos siguen en el horizonte, las implementaciones especializadas, como las defendidas por Intel, Nvidia y Ayar Labs, est\u00e1n a punto de estar listas para despliegues a gran escala en un futuro pr\u00f3ximo. <\/p>\n<\/div>\n
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