{"id":866982,"date":"2023-11-02T07:10:19","date_gmt":"2023-11-02T07:10:19","guid":{"rendered":"https:\/\/magazineoffice.com\/las-cpu-de-escritorio-intel-arrow-lake-s-podrian-tener-isa-edge-sobre-arrow-lake-h-mobile\/"},"modified":"2023-11-02T07:10:23","modified_gmt":"2023-11-02T07:10:23","slug":"las-cpu-de-escritorio-intel-arrow-lake-s-podrian-tener-isa-edge-sobre-arrow-lake-h-mobile","status":"publish","type":"post","link":"https:\/\/magazineoffice.com\/las-cpu-de-escritorio-intel-arrow-lake-s-podrian-tener-isa-edge-sobre-arrow-lake-h-mobile\/","title":{"rendered":"Las CPU de escritorio Intel Arrow Lake-S podr\u00edan tener ISA-Edge sobre Arrow Lake-H Mobile"},"content":{"rendered":"


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Las CPU de escritorio Arrow Lake-S de pr\u00f3xima generaci\u00f3n de Intel podr\u00edan tener una ventaja en t\u00e9rminos de compatibilidad con conjuntos de instrucciones sobre sus hermanos m\u00f3viles Arrow Lake-H.<\/p>\n

Intel Arrow Lake divide ISA entre Arrow Lake Desktop y Arrow Lake Mobile, AVX-VNNI-INT16 y m\u00e1s faltan en la computadora port\u00e1til Core Ultra de segunda generaci\u00f3n<\/h2>\n

Seg\u00fan la 50\u00aa Gu\u00eda Future ISA publicada por Intel, parece que Arrow Lake ISA (Arquitectura de conjunto de instrucciones) variar\u00e1 entre las plataformas de escritorio y port\u00e1tiles.<\/p>\n

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Fuente de la imagen: Intel<\/figcaption><\/figure>\n

La Gu\u00eda ISA es b\u00e1sicamente una lista de conjuntos de instrucciones que existen o que se agregar\u00e1n a una familia de CPU de Intel. Intel ha revelado que las CPU de escritorio Arrow Lake vendr\u00e1n con soporte para un conjunto de instrucciones como AVX-VNNI-INT16, SHA512, SM3 y SM4, junto con el registro de eventos LBR. Ahora bien, estos conjuntos de instrucciones no aparecer\u00e1n en las CPU Arrow Lake-H que apuntan al lado de la movilidad, y aunque Intel no ha dado una explicaci\u00f3n detr\u00e1s de la decisi\u00f3n, puede tener algo que ver con la usabilidad de las instrucciones mencionadas y el estructura central de ambas familias que discutiremos m\u00e1s adelante.<\/p>\n

Hablando de lo que son estas instrucciones individuales, el AVX-VNNI-INT16 es un tipo de \u00abInstrucciones de red neuronal vectorial\u00bb, que b\u00e1sicamente tiene como objetivo hacer que las tareas que involucran aprendizaje profundo y tareas de inteligencia artificial sean mucho m\u00e1s r\u00e1pidas. Su exclusi\u00f3n en los chips m\u00f3viles Arrow Lake-H dar\u00eda como resultado un rendimiento considerablemente menor en cargas de trabajo genAI en comparaci\u00f3n con las partes Arrow Lake-S, pero no tendr\u00eda mucho impacto en las aplicaciones convencionales, por lo que los consumidores que no est\u00e1n interesados La IA no deber\u00eda preocuparse por eso.<\/p>\n

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Seg\u00fan la 50\u00aa Gu\u00eda Future ISA, esta vez #LagoArrowH<\/a> El m\u00f3vil C065x tiene una ISA diferente a la del #LagoArrowS<\/a> C066x escritorio#AVX_VNNI_INT16<\/a>, #SHA512<\/a>, #SM3<\/a>, #SM4<\/a> https:\/\/t.co\/5nUqDcnoDl pic.twitter.com\/Yf1dvLBNOY<\/a><\/p>\n

-InstLatX64 (@InstLatX64) 30 de octubre de 2023<\/a><\/p>\n<\/blockquote>\n

De manera similar, las instrucciones basadas en criptograf\u00eda SHA512, SM3 y SM4 tienen como objetivo acelerar los algoritmos y mejorar la seguridad a bordo. El soporte de hardware para estos algoritmos permite que el procesador realice c\u00e1lculos hash y operaciones de cifrado\/descifrado mucho m\u00e1s r\u00e1pido que las implementaciones basadas en software. Tambi\u00e9n hay algunas instrucciones que se incluir\u00e1n en todos los chips Arrow Lake, como CMPCCXADD, AVX-IFMA, AVX-NE-CONVERT, RDMSRLIST, LASS y UIRET.<\/p>\n

Una posibilidad es que las CPU Arrow Lake-S de Intel solo est\u00e9n destinadas a utilizar arquitecturas de dos n\u00facleos que incluyen Lion Cove para P-Core y Skymont para E-Core, mientras que Arrow Lake-H y los chips m\u00f3viles utilizar\u00e1n una arquitectura de 3 n\u00facleos con Lion. Cove para P-Cores, Skymont para E-Cores y Crestmonth para los E-Cores de bajo consumo que residen en el mosaico de E\/S. Dado que Crestmont no es compatible con la \u00faltima ISA, los chips Arrow Lake-H no aprovechar\u00e1n al m\u00e1ximo la \u00faltima ISA. Esto va en l\u00ednea con informes anteriores que mencionaban que los chips Meteor Lake y Arrow Lake presentaban una VPU muy similar y Lunar Lake tra\u00edan una actualizaci\u00f3n importante.<\/p>\n

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El soporte de Intel para tales instrucciones nunca es definitivo, ya que la compa\u00f1\u00eda tiende a agregarlas m\u00e1s adelante a una l\u00ednea particular, por lo que las CPU m\u00f3viles Arrow Lake podr\u00edan recibir el conjunto de instrucciones en el futuro.<\/p>\n

L\u00ednea de CPU Intel Mobility:<\/h2>\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n
Familia de CPU<\/th>\nlago lunar<\/th>\nLago Flecha<\/th>\nLago Meteoro<\/th>\nLago Rapaz<\/th>\nLago de aliso<\/th>\n<\/tr>\n<\/thead>\n
Nodo de proceso (mosaico de CPU)<\/td>\n\u00bfIntel 20A?<\/td>\nIntel 20A ‘5nm EUV\u00bb<\/td>\nIntel 4 ‘EUV de 7 nm’<\/td>\nIntel 7 ‘ESF de 10 nm’<\/td>\nIntel 7 ‘ESF de 10 nm’<\/td>\n<\/tr>\n
Nodo de proceso (mosaico GPU)<\/td>\n\u00bfTSMC de 3 nm?<\/td>\nTSMC 3nm<\/td>\nTSMC 5nm<\/td>\nIntel 7 ‘ESF de 10 nm’<\/td>\nIntel 7 ‘ESF de 10 nm’<\/td>\n<\/tr>\n
Arquitectura de CPU<\/td>\nH\u00edbrido<\/td>\nH\u00edbrido (cuatro n\u00facleos)<\/td>\nH\u00edbrido (triple n\u00facleo)<\/td>\nH\u00edbrido (doble n\u00facleo)<\/td>\nH\u00edbrido (doble n\u00facleo)<\/td>\n<\/tr>\n
Arquitectura de n\u00facleo P<\/td>\n\u00bfCala del Le\u00f3n?<\/td>\nCala del Le\u00f3n<\/td>\nCala de secuoya<\/td>\nCala Rapaz<\/td>\nCala Dorada<\/td>\n<\/tr>\n
Arquitectura de n\u00facleo electr\u00f3nico<\/td>\n\u00bfMonte Sky?<\/td>\nSkymont<\/td>\nCresmont<\/td>\nGracemont<\/td>\nGracemont<\/td>\n<\/tr>\n
Arquitectura LP E-Core (SOC)<\/td>\n\u00bfMonte Sky?<\/td>\n\u00bfCrestmont?<\/td>\n\u00bfCrestmont?<\/td>\nN \/ A<\/td>\nN \/ A<\/td>\n<\/tr>\n
Configuraci\u00f3n superior<\/td>\nPor determinar<\/td>\nPor determinar<\/td>\n6+8 (Serie H)<\/td>\n6+8 (Serie H)
8+16 (Serie HX)<\/td>\n		6+8 (Serie H)
8+8 (Serie HX)<\/td>\n<\/tr>\n
N\u00facleos\/hilos m\u00e1ximos<\/td>\nPor determinar<\/td>\nPor determinar<\/td>\n14\/20<\/td>\n14\/20<\/td>\n14\/20<\/td>\n<\/tr>\n
Alineaci\u00f3n planificada<\/td>\n\u00bfSerie U?<\/td>\nSerie H\/P\/U<\/td>\nSerie H\/P\/U<\/td>\nSerie H\/P\/U<\/td>\nSerie H\/P\/U<\/td>\n<\/tr>\n
Arquitectura de GPU<\/td>\nXe2-LPG (mago de batalla)<\/td>\nXe-LPG (Alquimista)<\/td>\nXe-LPG (Alquimista)<\/td>\nIris Xe (Gen 12)<\/td>\nIris Xe (Gen 12)<\/td>\n<\/tr>\n
Unidades de ejecuci\u00f3n de GPU<\/td>\n64 UE<\/td>\n192 UE<\/td>\n128 UE (1024 n\u00facleos)<\/td>\n96 UE (768 n\u00facleos)<\/td>\n96 UE (768 n\u00facleos)<\/td>\n<\/tr>\n
Soporte de memoria<\/td>\nPor determinar<\/td>\nPor determinar<\/td>\nDDR5-5600
LPDDR5-7400
LPDDR5X – 7400+<\/td>\n		DDR5-5200
LPDDR5-5200
LPDDR5-6400<\/td>\n		DDR5-4800
LPDDR5-5200
LPDDR5X-4267<\/td>\n<\/tr>\n
Capacidad de memoria (m\u00e1x.)<\/td>\nPor determinar<\/td>\nPor determinar<\/td>\n96GB<\/td>\n64GB<\/td>\n64GB<\/td>\n<\/tr>\n
Rayo 4 puertos<\/td>\nPor determinar<\/td>\nPor determinar<\/td>\n4<\/td>\n4<\/td>\n4<\/td>\n<\/tr>\n
Capacidad WiFi<\/td>\nPor determinar<\/td>\nPor determinar<\/td>\nWi-Fi 6E<\/td>\nWi-Fi 6E<\/td>\nWi-Fi 6E<\/td>\n<\/tr>\n
TDP<\/td>\nPor determinar<\/td>\nPor determinar<\/td>\n7W-45W<\/td>\n15-55W<\/td>\n15-55W<\/td>\n<\/tr>\n
Lanzamiento<\/td>\n~2025<\/td>\n2S 2024<\/td>\n2S 2023<\/td>\n1S 2023<\/td>\n1S 2022<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

Fuente de noticias: @InstLatX64<\/a><\/p>\n

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