\n<\/p>\n
Intel ha acelerado los desarrollos de software en Linux, ofreciendo un controlador de GPU Xe Kernel mejorado y agregando compatibilidad con Arrow Lake y Lunar Lake.<\/p>\n
El debut de Intel de los controladores Arc en Linux fue un comienzo bastante lento en comparaci\u00f3n con otras plataformas, principalmente porque Team Blue tard\u00f3 un poco en proporcionar capacidades de controladores mejoradas. Sin embargo, despu\u00e9s de dos a\u00f1os de desarrollo, Intel finalmente present\u00f3 su controlador de gr\u00e1ficos del kernel Xe \u00abrenovado\u00bb para su presentaci\u00f3n en el kernel principal.<\/p>\n
Seg\u00fan los informes de Phoronix, el nuevo controlador de gr\u00e1ficos \u00abXe\u00bb reemplaza el controlador de kernel DRM i915 tradicional en Linux y viene con soporte para gr\u00e1ficos Tiger Lake y m\u00e1s nuevos, tanto para GPU m\u00f3viles como de escritorio.<\/p>\n
\nPresentamos un nuevo controlador DRM para GPU Intel<\/p>\n
Xe, es un nuevo controlador para GPU Intel que admite plataformas integradas y discretas. El soporte experimental comienza con Tiger Lake. El i915 seguir\u00e1 siendo el principal motor de producci\u00f3n para las plataformas hasta Meteor Lake y Alchemist. Entonces el objetivo es hacer de este controlador Intel Xe el controlador principal para Lunar Lake y plataformas m\u00e1s nuevas<\/strong>.<\/p>\n
v\u00eda Kernel.org<\/p>\n<\/blockquote>\n
Profundizando en lo que traer\u00e1 el nuevo controlador de gr\u00e1ficos Xe en Linux, viene con interfaces de usuario redise\u00f1adas y varias otras mejoras de \u00abingenier\u00eda\u00bb que tienen como objetivo hacer que la compatibilidad entre arquitecturas de CPU sea mucho m\u00e1s refinada con los gr\u00e1ficos Intel. A continuaci\u00f3n se detallan todos los cambios agregados para las GPU Xe2 (Battlemage):<\/p>\n
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- drm\/xe: agregue configuraciones de ajuste de rendimiento para MTL y Xe2<\/li>\n
- drm\/xe\/xe2: Agregar tabla MOCS<\/li>\n
- drm\/xe\/xe2: Responder a fallas TRTT como falla de p\u00e1gina fallida<\/li>\n
- drm\/xe\/xe2: Agregar soluciones iniciales<\/li>\n
- drm\/xe\/xe2: establece el tipo de mosaico y en XY_FAST_COPY_BLT en Tile4<\/li>\n
- drm\/xe\/xe2: Actualiza los campos MOCS en instrucciones blitter<\/li>\n
- drm\/xe\/xe2: Determinar la habilitaci\u00f3n de BIOS para ccs planos en igfx<\/li>\n
- drm\/xe\/xe2: Modifica la relaci\u00f3n de memoria principal a memoria ccs.<\/li>\n
- drm\/xe\/xe2: Asigne p\u00e1ginas adicionales para ccs durante la creaci\u00f3n de bo<\/li>\n
- drm\/xe\/xe2: Actualizaciones en XY_CTRL_SURF_COPY_BLT<\/li>\n
- drm\/xe\/xe2: actualiza el tama\u00f1o del fragmento para cada iteraci\u00f3n de la copia ccs<\/li>\n
- drm\/xe\/xe2: Actualice emit_pte para usar el \u00edndice PAT habilitado para compresi\u00f3n<\/li>\n
- drm\/xe\/xe2: Maneja el movimiento de ccs planos para igfx.<\/li>\n
- drm\/xe\/xe2: Modifica xe_bo_test para la memoria del sistema<\/li>\n
- drm\/xe\/xe2: Soporta ccs planos<\/li>\n
- drm\/xe\/xe2: Ampliar tama\u00f1os robados reservados<\/li>\n
- drm\/xe\/xe2: Agregar entrada de mocs faltante<\/li>\n
- drm\/xe\/xe2: siga XeHPC para la invalidaci\u00f3n de TLB<\/li>\n
- drm\/xe\/xe2: agregue un bit m\u00e1s para codificar PAT en entradas ppgtt<\/li>\n
- drm\/xe\/pat: Agregar el nodo debugfs para volcar PAT<\/li>\n
- drm\/xe\/xe2: Actualizar tama\u00f1os de imagen de contexto de c\u00e1lculo\/renderizado<\/li>\n
- drm\/xe\/xe2: Agregar lectura de topolog\u00eda GT<\/li>\n
- drm\/xe\/xe2: Agregar direcci\u00f3n de registro MCR para GT primario<\/li>\n
- drm\/xe\/xe2: Agregar direcci\u00f3n de registro MCR para medios GT<\/li>\n
- drm\/xe\/xe2: Actualizar dise\u00f1os de im\u00e1genes contextuales<\/li>\n
- drm\/xe\/xe2: Maneja motores CCS apagados<\/li>\n
- drm\/xe\/xe2: AuxCCS ya no se utiliza<\/li>\n
- drm\/xe\/xe2: Definir caracter\u00edsticas IP de Xe2_LPG<\/li>\n
- drm\/xe\/xe2: Definir caracter\u00edsticas IP de Xe2_LPM<\/li>\n
- drm\/xe\/xe2: seguimiento de bits VA independientemente del nivel m\u00e1ximo de la tabla de p\u00e1ginas<\/li>\n
- drm\/xe\/xe2: Programa MOCS de GuC en Xe2 y m\u00e1s all\u00e1<\/li>\n
- drm\/xe\/xe2: Programar registros MOCS correctos<\/li>\n
- drm\/xe\/xe2: Actualizar el manejo del estado SVG<\/li>\n
- drm\/xe\/xe2: Programar tablas PAT<\/li>\n<\/ul>\n
\nNuestro equipo se centr\u00f3 en crear un controlador que utilice la mayor\u00eda, si no todos, los conceptos clave de drm y que tenga una pantalla funcional compartida con el i915. Todas las plataformas todav\u00eda est\u00e1n protegidas por la protecci\u00f3n force_probe porque son oficialmente compatibles con i915 o porque todav\u00eda est\u00e1n habilitadas como lago lunar<\/strong>.<\/p>\n
Adem\u00e1s de la colaboraci\u00f3n entre controladores y la habilitaci\u00f3n del pr\u00f3ximo hardware, una de nuestras \u00e1reas clave ser\u00e1 mejorar el rendimiento y abordar los informes de los usuarios para que el controlador siga mejorando.<\/p>\n<\/blockquote>\n
Adem\u00e1s del controlador de gr\u00e1ficos Xe, Intel tambi\u00e9n ha brindado soporte de pr\u00f3xima generaci\u00f3n para paquetes de software existentes, como VC Intrinsics de Intel, que ha obtenido soporte para las arquitecturas de gr\u00e1ficos Arrow Lake y Lunar Lake de Intel. Esto significa que las arquitecturas Xe-LPG+ (Arrow Lake\/Alchemist) y Xe2 (Lunar Lake\/Battlemage) han obtenido soporte para el proyecto de software, lo que muestra la dedicaci\u00f3n del Team Blue para proporcionar habilitaci\u00f3n temprana de hardware en Linux, especialmente para sus pr\u00f3ximos productos.<\/p>\n
\n<\/div>Fuente de la imagen: Intel Github<\/figcaption><\/figure>\n Arc de Intel y la plataforma de gr\u00e1ficos integrados se perfilan para alcanzar un estado de \u00abmadurez\u00bb en Linux, con los esfuerzos del Team Blue para impulsar actualizaciones continuas, junto con la habilitaci\u00f3n para arquitecturas de pr\u00f3xima generaci\u00f3n, asegurando una experiencia perfecta durante el per\u00edodo de lanzamiento.<\/p>\n
L\u00ednea de GPU Intel ARC para juegos<\/h2>\n
\n\n
\n \nFamilia de GPU<\/th>\n Intel Xe-HPG<\/th>\n Intel Xe-HPG<\/th>\n Intel Xe2-HPG<\/th>\n Intel Xe3-HPG<\/th>\n Intel Xe siguiente<\/th>\n Intel Xe Siguiente Siguiente<\/th>\n<\/tr>\n<\/thead>\n \n Productos GPU<\/td>\n GPU ARC Alchemist<\/td>\n GPU ARC Alchemist+<\/td>\n GPU ARC Battlemage<\/td>\n GPU ARC Celestial<\/td>\n GPU ARC Druid<\/td>\n GPU ARC E***<\/td>\n<\/tr>\n \n Segmento de GPU<\/td>\n Juegos convencionales (discretos)<\/td>\n Juegos convencionales (discretos)<\/td>\n Juegos convencionales\/de alta gama (discretos)<\/td>\n Juegos convencionales\/de alta gama (discretos)<\/td>\n Juegos convencionales\/de alta gama (discretos)<\/td>\n Juegos convencionales\/de alta gama (discretos)<\/td>\n<\/tr>\n \n Generaci\u00f3n de GPU<\/td>\n generaci\u00f3n 12<\/td>\n generaci\u00f3n 12<\/td>\n \u00bfGeneraci\u00f3n 13?<\/td>\n \u00bfGeneraci\u00f3n 14?<\/td>\n \u00bfGeneraci\u00f3n 15?<\/td>\n \u00bfGeneraci\u00f3n 16?<\/td>\n<\/tr>\n \n CPU iGPU<\/td>\n Xe-LPG (Lago de Meteoros)<\/td>\n Xe-LPG+ (Lago Flecha)<\/td>\n Xe2-LPG (Lago Lunar)<\/td>\n Xe3-LPG (Lago Pantera)<\/td>\n por confirmar<\/td>\n por confirmar<\/td>\n<\/tr>\n \n Nodo de proceso<\/td>\n TSMC 6nm<\/td>\n TSMC 6nm<\/td>\n \u00bfTSMC de 4 nm?<\/td>\n \u00bfTSMC de 3 nm?<\/td>\n por confirmar<\/td>\n por confirmar<\/td>\n<\/tr>\n \n Especificaciones \/ Dise\u00f1o<\/td>\n 512 UE \/ 1 mosaico \/ 1 GPU<\/td>\n 512 UE \/ 1 mosaico \/ 1 GPU<\/td>\n 1024 UE \/ 1 mosaico \/ 1 GPU<\/td>\n por confirmar<\/td>\n por confirmar<\/td>\n por confirmar<\/td>\n<\/tr>\n \n Subsistema de memoria<\/td>\n GDDR6<\/td>\n GDDR6<\/td>\n \u00bfGDDR6(X)?<\/td>\n por confirmar<\/td>\n por confirmar<\/td>\n por confirmar<\/td>\n<\/tr>\n \n Lanzamiento<\/td>\n 2022<\/td>\n 2024?<\/td>\n 2024?<\/td>\n 2025?<\/td>\n 2026?<\/td>\n 2026+<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n <\/p>\n
Fuentes de noticias: Phoronix #1, Phoronix #2<\/p>\n