APU de centro de datos AMD Instinct MI300 en una foto de cerca: 13 chipsets, 146 mil millones de transistores


(Crédito de la imagen: Marco Chiappetta)

AMD presentó su acelerador Instinct MI300 de próxima generación en CES 2023, y tuvimos la suerte de tener algo de tiempo práctico y tomar algunas imágenes de primer plano del gigantesco chip.

No se equivoque, el Instinct MI300 es un diseño que cambia las reglas del juego: la APU del centro de datos combina un total de 13 chipsets, muchos de ellos apilados en 3D, para crear un chip con veinticuatro núcleos de CPU Zen 4 fusionados con gráficos CDNA 3. motor y 8 pilas de HBM3. En general, el chip pesa 146 mil millones de transistores, lo que lo convierte en el chip más grande que AMD ha presionado para producir.

El MI300 pesa 146 mil millones de transistores en total, superando fácilmente los 100 mil millones de transistores Ponte Vecchio de Intel, junto con 128 GB de memoria HBM3. El chip descifrado es increíblemente difícil de fotografiar debido a su exterior brillante, pero se pueden ver claramente las ocho pilas de HBM3 que flanquean los troqueles centrales. Se colocan pequeñas astillas de silicio estructural entre estas pilas de HBM para garantizar la estabilidad cuando se aplica una solución de enfriamiento sobre el paquete.

La parte informática del chip consta de nueve chipsets de 5 nm que son núcleos de CPU o GPU, pero AMD no nos ha dado detalles sobre cuántos de cada uno se emplean. Los núcleos Zen 4 generalmente se implementan como matrices de ocho núcleos, por lo que podríamos estar viendo tres matrices de CPU y seis matrices de GPU. La GPU utiliza la arquitectura CDNA 3 de AMD, la tercera revisión de la arquitectura gráfica específica del centro de datos de AMD. AMD no ha especificado el recuento de CU.

Esos nueve troqueles están apilados en 3D sobre cuatro troqueles base de 6 nm que no son simplemente intercaladores pasivos; se nos dice que estos troqueles están activos y manejan E/S y varias otras funciones. Los representantes de AMD nos mostraron otra muestra de MI300 a la que se le lijaron los troqueles superiores con una lijadora de banda para revelar la arquitectura de los cuatro troqueles intercaladores activos. Allí pudimos ver claramente las estructuras que permiten la comunicación no solo entre los mosaicos de E/S, sino también los controladores de memoria que interactúan con las pilas HBM3. No se nos permitió fotografiar esta segunda muestra.

El diseño 3D permite un rendimiento de datos increíble entre la CPU, la GPU y las matrices de memoria, al mismo tiempo que permite que la CPU y la GPU trabajen con los mismos datos en la memoria simultáneamente (copia cero), lo que ahorra energía, aumenta el rendimiento y simplifica la programación. Será interesante ver si este dispositivo se puede usar sin DRAM estándar, como vemos con las CPU Xeon Max de Intel que también emplean HBM en el paquete.



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