TSMC está desarrollando una nueva versión de su Chip-On-Wafer-On-Substrate-L (CoWoS-L) que le permitirá construir interponedores extremadamente grandes, a los que llama Super Carrier Interposers, que empujan los límites del sistema actual. -tamaños de paquetes (SiPs) a niveles nunca antes vistos. La tecnología CoWoS de próxima generación, cuya calificación está prevista para 2025, aumentará potencialmente el tamaño de los intercaladores hasta seis seises de retícula, hasta 3,3 veces lo que pueden hacer hoy.
Este impulso por tamaños de chip más grandes está impulsado por la creciente demanda mundial de capacidades informáticas avanzadas en aplicaciones como la inteligencia artificial (IA) y la informática de alto rendimiento (HPC). Los principales jugadores como AMD, Intel y Nvidia están respondiendo a esta demanda mediante la construcción de procesadores muy complejos, como el H100 de Nvidia, que se venden por unos 30.000 dólares la unidad.
Para amplificar el poder de cómputo de estos procesadores, estas empresas están utilizando diseños de chiplet de mosaico múltiple: el Instinct 250X/MI300 de AMD, así como el Ponte Vecchio de Intel, que son grandes y requieren un enfriamiento extremadamente avanzado, se encuentran entre los ejemplos de tales diseños.
La nueva versión de la tecnología CoWoS-L de TSMC abre nuevas puertas al permitir la construcción de procesadores aún más grandes. El tamaño de la tecnología CoWoS-L es enorme si se considera el límite de retícula de la herramienta EUV de ASML teórica de 858 mm^2. Con seis retículas, estos podrían permitir SiP de un tamaño de 5148 mm ^ 2.
Pero tales soluciones no solo acomodarían una cantidad significativa de grandes chips de cómputo, sino que dichos dispositivos requerirán subsistemas de memoria bastante tremendos. TSMC habla de 12 pilas de memoria HBM3/4, lo que en el caso de HBM3 significa una interfaz de memoria con un ancho de banda cercano a los 9,8 TB/s.
Sin embargo, la construcción de SiP tan grandes es una tarea abrumadora con implicaciones de costos sustanciales. Para ponerlo en perspectiva, el acelerador H100 de NVIDIA, que ya tiene múltiples retículas de tamaño, tiene un precio de alrededor de $30,000. Dado esto, los chips más grandes y con mayor capacidad desarrollados con la tecnología CoWoS-L sin duda costarían mucho más.
Además del aspecto financiero de los propios chips, existe otro gran desafío: la refrigeración. Los SiP serían algunos de los chips HPC que más demandan energía hasta el momento, lo que requeriría sistemas de enfriamiento avanzados para evitar el sobrecalentamiento. TSMC ha estado explorando la tecnología de refrigeración líquida en chip, que ha demostrado su capacidad para enfriar paquetes de silicio con niveles de potencia de hasta 2,6 kW. Esto podría manejar potencialmente los requisitos de enfriamiento de estos formidables chips, pero introduce otro nivel de complejidad y costo en el proceso.