Kioxia y su socio de investigación y fabricación, Western Digital, planean revelar sus innovaciones que permitirán dispositivos de memoria 3D NAND de mayor capacidad y mayor rendimiento en el próximo Simposio 2023 sobre tecnología y circuitos VLSI. Los ingenieros de las dos empresas buscan habilitar dispositivos 3D NAND de 8 planos, así como circuitos integrados 3D NAND con más de 300 líneas de palabras, informa eeNewsEurope.
NAND 3D de ocho planos: hasta 205 MB/s
A medida que los dispositivos 3D NAND aumentan la cantidad de líneas de palabras, reducen las dimensiones de las celdas NAND y amplían la capacidad de los circuitos integrados de memoria, se vuelve crucial aumentar su rendimiento de lectura/escritura. Los dispositivos reales, como los mejores SSD, computadoras portátiles y teléfonos inteligentes, tienden a usar menos chips para una capacidad determinada, pero los usuarios finales esperan que sus nuevos dispositivos sean más rápidos que los antiguos.
Una de las formas de mejorar el rendimiento de un 3D NAND IC es aumentar la cantidad de planos y mejorar su paralelismo interno. Kioxia presentará un documento (C2-1) que cubre un dispositivo NAND TLC 3D de 1 TB de ocho planos con más de 210 capas activas y una interfaz de 3,2 GT/s. El IC se parece mucho al dispositivo NAND TLC 3D de 1 TB de 218 capas de Kioxia/Western Digital con una densidad de 17 Gb/mm^2 y un bus de E/S de 3,2 GT/s presentado a finales de marzo, pero este cuenta con ocho planos en lugar de cuatro y es dice que ofrece un rendimiento de programa de 205 MB/s, así como una latencia de lectura de 40 μs. Esta última especificación es significativamente mejor que los 56 μs que ofrece la NAND 3D de 128 capas de Kioxia.
El nuevo documento revela que el dispositivo 3D TLC NAND de 1 TB de Kioxia alcanzó su velocidad de interfaz de 3,2 GT/s al reducir el área de consulta de datos en la dirección X al 41 %, lo que permitió una transferencia de datos más rápida entre la memoria y el host. Sin embargo, este nuevo diseño puede conducir a la congestión del cableado, que Kioxia mitigó mediante la introducción de decodificadores de dirección de fila híbridos (X-DEC). Los X-DEC ayudan a administrar el aumento de la densidad del cableado de manera efectiva, minimizando la degradación de la latencia de lectura que podría resultar de la congestión.
Kioxia también implementó una técnica de un pulso y dos luces estroboscópicas que permite detectar dos celdas de memoria en un solo pulso, lo que reduce el tiempo de detección general en un 18 % y aumenta el rendimiento del programa a 205 MB/s. La novedosa arquitectura de ocho planos del dispositivo, el método de un pulso, dos luces estroboscópicas y las E/S de 3,2 GT/s permiten una latencia de lectura de 40 μs y un rendimiento del programa de 205 MB/s.
Es probable que el dispositivo 3D TLC NAND de 1 TB ya implemente decodificadores de dirección de fila híbridos y la técnica de un pulso y dos luces estroboscópicas para su interfaz rápida, y es probable que estas tecnologías se utilicen ampliamente en el futuro. Sin embargo, la implementación de una arquitectura de ocho planos aumenta la complejidad tanto del 3D NAND IC como del controlador de memoria compatible, lo que genera mayores costos de desarrollo y fabricación, así como un mayor tiempo de comercialización. Además, si el controlador de host no puede administrar correctamente un dispositivo de ocho planos, el rendimiento real del IC puede disminuir.
>NAND 3D de 300 capas
Además de investigar estructuras de dispositivos 3D NAND IC de ocho planos, Kioxia y Western Digital también están colaborando para desarrollar dispositivos 3D NAND con más de 300 capas de palabras activas, lo que mejoraría la longitud del canal vertical y aumentaría la calidad cristalina del canal.
Para lograr esto, las empresas planean emplear técnicas de cristalización lateral inducida por metal (MILC), como se indica en el documento T7-1. Al utilizar MILC, los desarrolladores pudieron crear canales de silicio (Si) monocristalizados de 14 micras de largo ‘similares a macarrones’ dentro de agujeros de memoria verticales, aunque para un dispositivo prototipo de 112 capas.
También se informa que este 3D NAND IC experimental aprovecha un método de extracción de níquel de vanguardia para eliminar las impurezas y los defectos del material de silicio, mejorando así el rendimiento de la matriz de celdas. Como resultado, el ruido de lectura se reduce en un mínimo del 40 % y la conductancia del canal se multiplica por diez, todo sin sacrificar la confiabilidad de la celda.
> NAND 3D de 400 capas
Actualmente, técnicas como el apilamiento de cadenas permiten la construcción de 3D NAND con cientos de capas activas, pero requieren mucho tiempo. Como resultado, los fabricantes de dispositivos y los productores de equipos de fabricación de obleas están desarrollando métodos para aumentar el número de capas mediante el grabado de canales verticales más largos (más profundos).
Tokyo Electron, un fabricante de herramientas de grabado, presentará un artículo (T3-2) que detalla un método para perforar rápidamente canales verticales de más de 10 micras (10 μm) para nodos 3D NAND de 400 capas sin un consumo excesivo de energía o el uso de sustancias tóxicas.
Según Tokyo Electron, su tecnología de grabado dieléctrico High-Aspect-Ratio (HAR) emplea una etapa de oblea criogénica y una nueva química de gases para crear canales de 10 micrones de alto con un perfil de grabado «excelente» en solo 33 minutos y con un 84% huella de carbono reducida.